`timescale 1ns / 1ps

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// Company: 
// Engineer:
//
// Create Date:   13:42:19 09/18/2012
// Design Name:   main
// Module Name:   /home/tdigi04/projecto3/test_total.v
// Project Name:  projecto3
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: main
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module test_total;

	// Inputs
	reg [3:0] sel_dato_i;
	reg clk_i;
	reg rst_i;
	reg [3:0] dato_i;

	// Outputs
	wire oe_o,wr_o,cs_o;
	wire [3:0] dato_o;
	wire [3:0] busleds_o;
	wire [3:0] posicionregistro_o;
	wire [4:0] bcd_o;

	// Instantiate the Unit Under Test (UUT)
	main uut (
		.sel_dato_i(sel_dato_i), 
		.clk_i(clk_i), 
		.rst_i(rst_i), 
		.dato_i(dato_i), 
		.dato_o(dato_o), 
		.busleds_o(busleds_o),
		.oe_o(oe_o),
		.wr_o(wr_o),
		.cs_o(cs_o),
		.posicionregistro_o(posicionregistro_o),
		.bcd_o(bcd_o)
	);

	always begin 
		#50 clk_i=~clk_i;
	end
	initial begin
		// Initialize Inputs
		sel_dato_i = 8;
		clk_i = 0;
		rst_i = 1;
		dato_i = 0;

		// Wait 100 ns for global reset to finish
		#3000;
		rst_i = 0;
        
		// Add stimulus here

	end
      
endmodule

